比的制作过程等有重要作用。可以说电子EDA技术已经成为电子工业领域不可缺少的技术支持。EDA技术发展趋势: EDA技术在进入21世纪后，由于更大规模的FPGA和凹m器件的不断推出，在仿真和设计两方面支持标准硬件描述语言的功能强大的EDA软件不断更新、增加，使电子EDA技术得到了更大的发展。电子技术全方位纳入EDA领域，EDA使得电子领域各学科的界限更加模糊，更加互为包容，突出表现在以下几个方面：使电子设计成果以自主知识产权的方式得以明确表达和确认成为可能；基于EDA工具的ASIC设计标准单元已涵盖大规模电子系统及IP核模块；软硬件IP核在电子行业的产业领域、技术领域和设计应用领域得到进一步确认；SoC高效低成本设计技术的成熟。随着半导体技术、集成技术和计算机技术的迅猛发展，电子系统的设计方法和设计手段都发生了很大的变化。可以说电子EDA技术是电子设计领域的一场革命。传统的“固定功能集成块十连线”的设计方法正逐步地退出历史舞台，而基于芯片的设计方法正成为现代电子系统设计的主流。作为高等院校有关专业的学生和广大的电子工程师了解和攀握这一先进技术是势在必行，这不仅是提高设计效率的需要，更是时代发展的需求，只有攀握了EDA技术才有能力参与世界电子工业市场的竞争，才能生存与发展。随着科技的进步，电子产品的更新日新月异，EDA技术作为电子产品开发研制的源动力，已成为现代电子设计的核心。所以发展EDA技术将是电子设计领域和电子产业界的一场重大的技术革命，同时也对电类课程的教学和科研提出了更深更高的要求。特别是EDA技术在我国尚未普及，掌握和普及这一全新的技术，将对我国电子技术的发展具有深远的意义。

1.2 EDA技术的设计语言和主要特点

EDA的设计语言主要有以下几种

ABEL：（高级布尔表达语言），已经渐渐淡出历史的舞台

AHDL：（Altera硬件描述语言），移植性差，只能在ALTERA公司系统上使用。限制了语言的使用范围，不过易学易用

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Verilog HDL:1983GDA公司开发使用，后来逐步完善，优点易学易用，缺点就是非常自由的语法，使设计者容易在设计上犯错误。

一般的来说，EDA技术的主要特点主要包括：

①硬件采用工作站或高档计算机：软件采用EDA工具，它的功能包括原理图输入，硬件描述语言输入，波形输入，仿真设计，可测试设计，逻辑综合，时

序分析等方面：是一种非常适合大规模电子系统设计的语言。

目前，最具有代表性的硬件描述语言是VHDL和Verilog HDL.一般来讲，两种语言的侧重点稍有不同：VHDL非常适合大型电子系统的描述。Verilog HDL.则更加适合硬件电路细节的描述。

②设计方法采用自顶向下的设计方法，即设计工作从高层开始，自顶向下跨过各个层次，从而完成整个电子系统的设计：即分层次，分模块的对电子系统进行设计和仿真，耕牛分割在于主机分割的方式，首先是将系统跟分割成各个功能子模块，然后再将各个功能子模块分解为逻辑块，而逻辑块又可以分割为更小的逻辑块和电路。这种方法有主语在设计的早期发现结构设计中的错误，提高设计的一次的成功率。

③设计原则采用模块化的设计思想，目的是使程序结构清晰，便于复用和共享：EDA工具软件结构采用开放性和标准化的框架，能够实现资源的共享。

1.3 EDA软件系统的构成

EDA技术研究的对象是电子设计的全过程，有系统级，电路级和物理级3个层次的世界，涉及的电子系统从低频，高频到微波，从线形到非线形等等。因此EDA技术研究是相当广泛的，EDA软件系统应当包含以下几个子模块；

①设计输入子模块：该模块接受用户的设计描述，并进行语义正确性，语法规则的检查，核实后存入设计数据库被其他子模块调用。此子模块一般不针对不同扫描方式的编译器，同时包含对应的分析器。

②设计数据库子模块：存放系统停工的库单元以及用户的设计描书和中间设计

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结果。

③分析验证子模块：此包括各个层次的模拟验证，设计规则的检查，故障的诊断等④综合仿真模块：此模块包含各个层次的综合工具，理想的情况是：从高层次到低层次的综合仿真全部由EDA工具自动实现。

⑤布局布线子模块：该模块是实现由逻辑设计到物理实现的映射，因此与物理实现的方式密切相关。

1.4 EDA技术设计流程及其发展趋势和展望

①源程序的编辑、编译及行为仿真

一项工程的设计首先需利用EDA 工具的文本编辑器或图形编辑器将它用文本方式(VHDL 程序方式) 或图形方式(流程图方式和状态图方式) 表示出来。这两种表达方式必须首先通过EDA 工具进行排错编译,变成VHDL 文件格式,为进一步的逻辑综合做准备。在逻辑综合以前可以先对VHDL 所描述的内容进行行为仿真,即将VHDL 设计源程序直接送到VHDL 仿真器中仿真。该仿真只是根据VHDL 的语义进行的,与具体电路没有关系。

②逻辑综合、优化及功能仿真

逻辑综合就是通过综合器将电路的高级语言描述转换成低级的,可与CPLD/ FPGA 或构成ASIC(专用集成电路)的门阵列基本结构相映射的网表文件或程序。逻辑综合的过程同时也是设计目标的优化过程。逻辑综合以后可以将生成的VHDL 表文件送到VHDL仿真器中进行功能仿真。仿真的结果与门级仿真器所做的功能仿真结果基本一致。

③目标器件的布线/ 适配及时序仿真

逻辑透配就是将由综合器产生的网表文件针对某一具体的目标器件进行逻辑映射操作,其中包括底层器件配置、逻辑分割、逻辑优化、布线与操作等,配置于指定的目标器件中,产生最终的下载文件。随后,可进行时序仿真。时序仿真是将布线器/ 适配器所产生的VHDL网表文件送到VHDL 仿真器中所进行的仿

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